Experimente der Technischen Informatik: praxisorientierte Trainingseinheiten
Gespeichert in:
| Beteilige Person: | |
|---|---|
| Weitere beteiligte Personen: | |
| Format: | Buch |
| Sprache: | Deutsch |
| Veröffentlicht: |
Göttingen
Cuvillier Verlag
2023
|
| Ausgabe: | 1. Auflage |
| Schlagwörter: | |
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| Umfang: | xiii, 165 Seiten Illustrationen, Diagramme 24 cm x 17 cm |
| ISBN: | 9783736978881 373697888X |
Internformat
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| 776 | 0 | 8 | |i Erscheint auch als |n Online-Ausgabe |t Experimente der Technischen Informatik |b 1. Auflage |d Göttingen : Cuvillier Verlag, 2023 |h Online-Ressource, 184 Seiten |
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Datensatz im Suchindex
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|---|---|
| adam_text |
INHALTSVERZEICHNIS
I.
REDUCED
INSTRUCTION
SET
COMPUTER
(RISC)
1
1.
GRUNDLAGEN
P:
DLXJ-RISC-PROZESSOR
3
1.1.
JENAER
VERSION
DER
DLX-ARCHITEKTUR
.
4
1.2.
PROGRAMMIERMODELL
DES
DLX
J-PROZESSORS
.
5
1.2.1.
BEFEHLSKLASSEN
.
5
1.2.2.
BEFEHLSFORMATE
.
7
1.3.
STRUKTUR
DES
DLXJ-PROZESSORS
.
8
1.3.1.
PROZESSORKERN
.
10
1.3.2.
SPEICHEREINHEIT
.
11
1.3.3.
DISPLAY-INTERFACE
.
11
1.3.4.
MIKROCONTROLLER-INTERFACE
.
11
1.4.
INTERNER
AUFBAU
DES
PROZESSORKERNS
.
12
1.4.1.
DATENPFAD
.
12
1.4.2.
STEUERUNG
.
15
1.4.3.
GRUNDSCHRITTE
DER
BEFEHLSAUSFUEHRUNG
.
17
1.4.4.
SCHALTWERK
.
20
1.5.
ENTWICKLUNGSUMGEBUNG
.
23
1.5.1.
ASSEMBLIERUNG
VON
PROGRAMMEN
.
24
1.5.2.
ANALYSE
UND
SYNTHESE
.
24
1.5.3.
SIMULATION
.
25
1.5.4.
DLXJ-DEBUGGER
.
25
ANHANG
1.A.
VHDL-BESCHREIBUNGEN
.
28
1.A.1.
ARITHMETIC
LOGIC
UNIT
.
28
1.A.2.
DECODER!
.
29
1.A.3.
DECODER
2
.
30
1.A.4.
DECODER
3
.
31
1.A.5.
STEUERKONSTANTEN
.
32
1.A.6.
ZUSTANDSUEBERFUEHRUNGSFUNKTION
.
36
L.A.
7.
ZUSTANDSSPEICHER
.
38
1.A.8.
ERGEBNISFUNKTION
.
39
ANHANG
L.B.
PROGRAMMBEISPIEL
.
42
LITERATUR
.
43
2.
VERSUCH
P1:
COMPUTER-AIDED
ENGINEERING
(CAE-)
WERKZEUGE
45
2.1.
UEBERBLICK
UEBER
DIE
VERSUCHE
ZUM
DLXJ-RISC-PROZESSOR
.
46
2.1.1.
COMPUTER
AIDED
ENGINEERING
.
46
2.1.2.
FPGA
XILINX
SPARTAN-3AN
.
47
2.2.
ENTWICKLUNGSPROZESS
.
47
2.2.1.
SIMULATIONSMODELL
.
47
2.2.2.
ENTWURFSBEISPIEL
D-LATCH
.
48
V
VI
INHALTSVERZEICHNIS
2.2.3.
FUNKTIONALE
SIMULATION
.
51
2.2.4.
SYNTHESE
.
51
2.2.5.
IMPLEMENTIERUNG
.
52
2.2.6.
ZEITBEHAFTETE
SIMULATION
.
52
2.3.
VERSUCHSVORBEREITUNG
.
53
2.4.
VERSUCHSDURCHFUEHRUNG
.
55
2.4.1.
FUNKTIONALE
SIMULATION
.
55
2.4.2.
SYNTHESE
UND
IMPLEMENTIERUNG
.
56
2.4.3.
ZEITBEHAFTETE
SIMULATION
.
58
2.4.4.
ERPROBUNG
.
58
2.5.
AUFGABENSTELLUNG
.
59
2.5.1.
FUNKTIONALE
SIMULATION
.
59
2.5.2.
SYNTHESE
UND
IMPLEMENTIERUNG
.
60
2.5.3.
ZEITBEHAFTETE
SIMULATION
.
60
2.5.4.
ERPROBUNG
DER
EXPERIMENTALSCHALTUNG
.
61
2.6.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
61
LITERATUR
.
61
3.
VERSUCH
P2:
BEFEHLSZAEHLER
EINES
RISC-PROZESSORS
63
3.1.
BEFEHLSZAEHLER
IM
DATENPFAD
DES
PROZESSORKERNS
.
64
3.2.
FUNKTIONSWEISE
DES
BEFEHLSZAEHLERS
.
64
3.2.1.
AUFBAU
DES
BEFEHLSZAEHLERS
.
64
3.2.2.
BERECHNUNG
EINER
BEFEHLSADRESSE
.
66
3.3.
VERSUCHSVORBEREITUNG
.
67
3.3.1.
DLX
J-PROZESSOR
.
67
3.3.2.
MASSNAHMEN
AM
ARBEITSPLATZ
.
67
3.4.
VERSUCHSDURCHFUEHRUNG
.
68
3.4.1.
SIMULATION,
SYNTHESE
UND
IMPLEMENTIERUNG
.
68
3.4.2.
ERPROBUNG
.
68
3.5.
AUFGABENSTELLUNG
.
70
3.5.1.
FUNKTIONALE
SIMULATION
.
70
3.5.2.
ZEITBEHAFTETE
SIMULATION
.
70
3.5.3.
ERPROBUNG
DER
EXPERIMENTALSCHALTUNG
.
70
3.6.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
71
LITERATUR
.
71
4.
VERSUCH
P3:
AUFBAU
UND
FUNKTIONSWEISE
EINES
RISC-PROZESSORS
73
4.1.
RISC-PROZESSOREN
.
74
4.2.
VERSUCHSVORBEREITUNG
.
74
4.2.1.
DLX
J-PROZESSOR
.
74
4.2.2.
MASSNAHMEN
AM
ARBEITSPLATZ
.
75
4.3.
VERSUCHSDURCHFUEHRUNG
UND
AUFGABENSTELLUNG
.
76
4.3.1.
IMPLEMENTIERUNG
ZUSAETZLICHER
BEFEHLE
.
76
4.3.2.
TEST
DER
ZUSAETZLICHEN
BEFEHLE
UND
DES
ASSEMBLERPROGRAMMES
.
77
INHALTSVERZEICHNIS
VII
4.4.
VERSUCHSAUSWERTUNG
.
78
4.5.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
78
ANHANG
4.A.
KODIERUNG
DES
ERWEITERTEN
DLXJ-BEFEHLSSATZES
.
78
ANHANG
4.
B.
TESTPROGRAMM
FUER
DIE
ADDITIONSBEFEHLE
.
79
LITERATUR
.
79
5.
VERSUCH
P4:
ASSEMBLERPROGRAMMIERUNG
EINES
RISC-PROZESSORS
81
5.1.
ASSEMBLERPROGRAMMIERUNG
UND
DEBUGGING
.
82
5.2.
VERSUCHSVORBEREITUNG
.
82
5.2.1.
DEBUGGING
DES
DLXJ-PROZESSORS
.
82
5.2.2.
FIBONACCI-ZAHLEN
.
82
5.2.3.
CODIERUNG
.
83
5.2.4.
MASSNAHMEN
AM
ARBEITSPLATZ
.
83
5.3.
VERSUCHSDURCHFUEHRUNG
UND
AUFGABENSTELLUNG
.
83
5.3.1.
IMPLEMENTIERUNG
UND
TEST
DER
ASSEMBLERPROGRAMME
.
83
5.4.
VERSUCHSAUSWERTUNG
.
85
5.5.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
85
ANHANG
5.A.
DUAL-BCD-UMSETZUNG
.
85
ANHANG
5.
B.
PROGRAMM
FUER
DIE
DUAL-BCD-UMSETZUNG
.
86
LITERATUR
.
88
II.
GRAPHICS
PROCESSING
UNIT
(GPU)
89
6.
VERSUCH
G:
GPU
PROGRAMMIERUNG
91
6.1.
MASSIV-PARALLELE
PROGRAMMIERUNG
VON
GRAFIKKARTEN
.
92
6.2.
VERSUCHSVORBEREITUNG
.
93
6.2.1.
BEGRIFFSBILDUNG
.
93
6.2.2.
GRUNDLAGEN
DER
BILDVERARBEITUNG
.
93
6.2.3.
GRUNDLAGEN
DES
GPU
COMPUTING
.
97
6.3.
VERSUCHSDURCHFUEHRUNG
UND
AUFGABENSTELLUNG
GL
.
104
6.3.1.
ARBEITSUMGEBUNG
.
104
6.3.2.
HELLIGKEIT/KONTRAST
ANPASSEN
.
105
6.3.3.
BILD
SPIEGELN
.
105
6.3.4.
GRAUBILD
ERSTELLEN
.
105
6.3.5.
KANTENDETEKTION
MIT
SOBEL-FILTER
.
106
6.3.6.
DEBUGGING
.
106
6.4.
VERSUCHSDURCHFUEHRUNG
UND
AUFGABENSTELLUNG
G2
.
107
6.4.1.
PERFORMANCE-ANALYSE
.
107
6.4.2.
PERFORMANCE-STEIGERUNG
.
108
6.5.
BEMERKUNGEN
ZU
WEIT
ER
FUEHRENDER
LITERATUR
.
110
LITERATUR
.
111
VIII
INHALTSVERZEICHNIS
III.
SINGLE
INSTRUCTION,
MULTIPLE
DATA
(SIMD)
113
7.
VERSUCH
S:
PROGRAMMIERUNG
MIT
STREAMING
SIMD
EXTENSIONS
(SSE)
115
7.1.
PARALLELISIERUNG
AUF
DER
EBENE
VON
BEFEHLEN
.
116
7.2.
VERSUCHSVORBEREITUNG
.
117
7.2.1.
BEGRIFFSBILDUNG
.
117
7.2.2.
GRUNDLAGEN
DER
BILDVERARBEITUNG
.
117
7.2.3.
VERWENDETES
SPEICHERLAYOUT
.
118
7.3.
FUNKTIONSREFERENZ
.
120
7.3.1.
SSE-SCHNELLUEBERSICHT
.
120
7.3.2.
WEITERFUEHRENDE
INFORMATIONEN
ZU
SSE
.
120
7.3.3.
HILFSFUNKTIONEN
.
121
7.3.4.
VARIABLEN
UND
DATENTYPEN
.
121
7.4.
VERSUCHSDURCHFUEHRUNG
UND
AUFGABENSTELLUNG
.
122
7.4.1.
ANZEIGE
EINES
SCHWARZEN
BILDES
FUER
ZWEI
SEKUNDEN
.
122
7.4.2.
EINBLENDEN
DES
VIDEOS
A
FUER
ZWEI
SEKUNDEN
.
122
7.4.3.
ANZEIGE
DES
VIDEOS
A
FUER
ZWEI
SEKUNDEN
.
122
7.4.4.
UEBERBLENDUNG
DES
VIDEOS
A
IN
VIDEO
B
UEBER
VIER
SEKUNDEN
.
122
7.4.5.
ANZEIGE
DES
VIDEOS
B
FUER
ZWEI
SEKUNDEN
.
123
7.4.6.
AUSBLENDUNG
DES
VIDEOS
B
FUER
ZWEI
SEKUNDEN
NACH
GRUEN
.
123
7.4.7.
ANZEIGE
EINES
GRUENEN
BILDES
FUER
EINE
SEKUNDE
.
123
7.4.8.
ASSEMBLER-OUTPUT
.
123
7.5.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
123
LITERATUR
.
124
IV.
DIGITALELEKTRONIK
125
8.
VERSUCH
D:
DIGITALELEKTRONIK
127
8.1.
VERSUCHSVORBEREITUNG
.
128
8.1.1.
GRUNDLAGEN
VON
MOS-FELDEFFEKTTRANSISTOREN
.
128
8.1.2.
ANALYSE
EINER
VORGEGEBENEN
BEISPIELSCHALTUNG
.
129
8.1.3.
SPEZIELLE
ASPEKTE
DER
DIGITALELEKTRONIK
.
130
8.1.4.
HINWEISE
ZUR
MESS-HARDWARE
.
130
8.2.
KURZANLEITUNG
PSPICE
.
130
8.2.1.
SPICE-PROGRAMME
.
131
8.2.2.
GEBRAUCHSANWEISUNG
PSPICE
.
132
8.2.3.
MODELLE
FUER
MOSFETS
.
133
8.3.
VERSUCHSDURCHFUEHRUNG
UND
AUFGABENSTELLUNG
.
134
8.3.1.
AUSGANGSKENNLINIE
SIMULIEREN
(A1)
.
134
8.3.2.
UEBERTRAGUNGSKENNLINIE
SIMULIEREN
(A2)
.
134
8.3.3.
UEBERTRAGUNGSKENNLINIE
MESSEN
(A3)
.
135
8.3.4.
ARBEITSGERADE
EINZEICHNEN
(V1)
.
135
8.3.5.
EIN-UND
AUSSCHALTVERHALTEN
SIMULIEREN
(V2)
.
135
INHALTSVERZEICHNIS
IX
8.3.6.
UEBERTRAGUNGSKENNLINIE
CMOS-INVERTER
MESSEN
(A4)
.
135
8.3.7.
STROM
IM
CMOS-INVERTER
SIMULIEREN
(A5)
.
136
8.3.8.
NAND-GATTER
ODER
NOR-GATTER
AUFBAUEN
(A6)
.
136
8.3.9.
FF-ZELLE
AUFBAUEN
(V3)
.
136
8.4.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
136
LITERATUR
.
136
V.
NETZWERKE
139
9.
VERSUCH
N:
RECHNER-NETZWERKE
141
9.1.
DIGITALE
KOMMUNIKATION
ZWISCHEN
RECHNERN
.
142
9.2.
VERSUCHSVORBEREITUNG
.
142
9.3.
VERSUCHSDURCHFUEHRUNG
UND
AUFGABENSTELLUNG
.
143
9.3.1.
GRUNDLEGENDE
(LOKALE)
KONFIGURATION
.
143
9.3.2.
KOMMUNIKATION
ZWISCHEN
DEN
VERSUCHSRECHNERN
.
144
9.3.3.
ROUTING
.
145
9.3.4.
ROUTENVERFOLGUNG
.
145
9.3.5.
DNS
ABHOEREN
.
146
9.3.6.
URL-EXTRAKTION
AUS
NETZWERK-DUMPS
.
147
9.3.7.
UPLOAD
DER
PROTOKOLLDATEIEN
.
147
9.4.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
149
LITERATUR
.
149
VI.
RECHNERARITHMETIK
151
10.
VERSUCH
R:
DIGITALE
RECHENSCHALTUNGEN
153
10.1.
VERSUCHSVORBEREITUNG
.
154
10.2.
VERSUCHSDURCHFUEHRUNG
.
154
10.2.1.
VERSUCHSPROTOKOLL
.
154
10.2.2.
HINWEISE
ZUM
XILINX
INTEGRATED
SOFTWARE
ENVIRONMENT
.
155
10.2.3.
HINWEISE
ZU
SKRIPTEN
UND
SYNOPSYS
.
159
10.3.
AUFGABENSTELLUNG
.
160
10.3.1.
VOLLADDIERER
.
160
10.3.2.
RIPPLE-CARRY-ADDIERER
.
161
10.3.3.
CARRY-SKIP-ADDIERER
.
162
10.3.4.
ADDIERER/SUBTRAHIERER
.
162
10.4.
BEMERKUNGEN
ZU
WEITERFUEHRENDER
LITERATUR
.
165
LITERATUR
.
165
Inhaltsverzeichnis I. Reduced Instruction Set Computer (RISC) 1 1. Grundlagen P: DLXJ-RISC-Prozessor 1 .1. Jenaer Version der DLX- Architektur. 1 .2. Programmiermodell des DLX J-Prozessors. 1.2.1. Befehlsklassen . 1.2.2. Befehlsformate. 1 .3. Struktur des DLXJ-Prozessors . 1.3.1. Prozessorkern. 1.3.2. Speichereinheit. 1.3.3. Display-Interface. 1.3.4. Mikrocontroller-Interface . 1 .4. Interner Aufbau des Prozessorkerns. 1.4.1. Datenpfad. 1.4.2. Steuerung. 1.4.3. Grundschritte der Befehlsausführung. 1.4.4. Schaltwerk
. 1 .5. Entwicklungsumgebung. 1.5.1. Assemblierung von Programmen. 1.5.2. Analyse und Synthese. 1.5.3. Simulation . 1.5.4. DLXJ-Debugger. Anhang l.A. VHDL-Beschreibungen . ‘. l.A.l. Arithmetic Logic Unit. 1 .А.2.Decoder 1. 1 .А.З. Decoder 2. 1 .А.4.Decoder 3. 1 .А.5.Steuerkonstanten. l .A.6. Zustandsüberführungsfunktion. l .A.7. Zustandsspeicher. l .A.8. Ergebnisfunktion
. Anhang l.B. Programmbeispiel. Literatur . 3 4 5 5 7 8 10 11 11 11 12 12 15 17 20 23 24 24 25 25 28 28 29 30 31 32 36 38 39 42 43 2. Versuch Pl: Computer-Aided Engineering (CAE-)Werkzeuge 2.1. Überblick über die Versuche zum DLXJ-RISC-Prozessor. 2.1.1. Computer Aided Engineering. 2.1.2. FPGA Xilinx Spartan-3AN. 2.2. Entwicklungsprozess. 2.2.1. Simulationsmodell. 2.2.2. Entwurfsbeispiel D-Latch. 45 46 46 47 47 47 48 V
vi Inhaltsverzeichnis 2.2.3. Funktionale Simulation. 2.2.4. Synthese. 2.2.5. Implementierung. 2.2.6. Zeitbehaftete Simulation. 2.3. Versuchsvorbereitung. 2.4. Versuchsdurchführung. 2.4.1. Funktionale Simulation. 2.4.2. Synthese und Implementierung. 2.4.3. Zeitbehaftete Simulation. 2.4.4. Erprobung . 2.5. Aufgabenstellung. 2.5.1. Funktionale Simulation. 2.5.2. Synthese und Implementierung. 2.5.3. Zeitbehaftete Simulation. 2.5.4. Erprobung der
Experimentalschaltung. 2.6. Bemerkungen zu weiterführender Literatur . Literatur . 51 51 52 52 53 55 55 56 58 58 59 59 60 60 61 61 61 3. Versuch P2: Befehlszähler einesRISC-Prozessors 3.1. Befehlszähler im Datenpfad des Prozessorkerns. 3.2. Funktionsweise des Befehlszählers. 3.2.1. Aufbau des Befehlszählers. 3.2.2. Berechnung einer Befehlsadresse. 3.3. Versuchsvorbereitung. 3.3.1. DLXJ-Prozessor. 3.3.2. Maßnahmen am Arbeitsplatz. 3.4. Versuchsdurchführung. 3.4.1. Simulation, Synthese und Implementierung. 3.4.2. Erprobung . 3.5.
Aufgabenstellung. 3.5.1. Funktionale Simulation. 3.5.2. Zeitbehaftete Simulation. 3.5.3. Erprobung der Experimentalschaltung. 3.6. Bemerkungen zu weiterführender Literatur . Literatur . 63 64 64 64 66 67 67 67 68 68 68 70 70 70 70 71 71 4. Versuch P3: Aufbauund Funktionsweise einesRISC-Prozessors 4.1. RISC-Prozessoren. 4.2. Versuchsvorbereitung. 4.2.1. DLXJ-Prozessor. 4.2.2. Maßnahmen am Arbeitsplatz. 4.3. Versuchsdurchführung und Aufgabenstellung. 4.3.1. Implementierung zusätzlicher Befehle . 4.3.2. Test der zusätzlichen Befehle und des Assemblerprogrammes. 73 74 74 74 75 76 76 77
Inhaltsverzeichnis vii 4.4. Versuchsauswertung. 4.5. Bemerkungen zu weiterführender Literatur . Anhang 4.A. Kodierung des erweiterten DLXJ-Befehlssatzes . Anhang 4.B. Testprogramm fürdie Additionsbefehle. Literatur . 78 78 78 79 79 5. Versuch P4: Assemblerprogrammierung eines RISC-Prozessors 5.1. Assemblerprogrammierung und Debugging. 5.2. Versuchsvorbereitung. 5.2.1. Debugging des DLXJ-Prozessors. 5.2.2. Fibonacci-Zahlen. 5.2.3. Codierung. 5.2.4. Maßnahmen am Arbeitsplatz. 5.3. Versuchsdurchführung und Aufgabenstellung. 5.3.1. Implementierung und Test der Assemblerprogramme. 5.4. Versuchsauswertung.
5.5. Bemerkungen zu weiterführender Literatur . Anhang 5.A. Dual-BCD-Umsetzung. Anhang 5.B. Programm für die Dual-BCD-Umsetzung. Literatur . 81 82 82 82 82 83 83 83 83 85 85 85 86 88 II. Graphics Processing Unit (GPU) 89 6. Versuch G: GPU Programmierung 6.1. Massiv-parallele Programmierung von Grafikkarten. 6.2. Versuchsvorbereitung. 6.2.1. Begriffsbildung. 6.2.2. Grundlagen der Bildverarbeitung. 6.2.3. Grundlagen des GPU Computing. 6.3. Versuchsdurchführung und Aufgabenstellung Gl. 6.3.1. Arbeitsumgebung. 6.3.2. Helligkeit/Kontrast anpassen. 6.3.3. Bild spiegeln. 6.3.4. Graubild
erstellen. 6.3.5. Kantendetektion mit Sobel-Filter. 6.3.6. Debugging . 6.4. Versuchsdurchführung und Aufgabenstellung G2. 6.4.1. Performance-Analyse. 6.4.2. Performance-Steigerung. 6.5. Bemerkungen zu weiterführender Literatur . Literatur . 91 92 93 93 93 97 104 104 105 105 105 106 106 107 107 108 110 111
Inhaltsverzeichnis viii III. Single Instruction, Multiple Data (SIMD) 113 7. Versuch S: Programmierung mit Streaming SIMD Extensions (SSE) 7.1. Parallelisierung auf der Ebene von Befehlen. 115 116 Versuchsvorbereitung. 117 7.2.1. Begriffsbildung . 7.2.2. Grundlagen der Bildverarbeitung. 7.2.3. Verwendetes Speicherlayout. 7.3. Funktionsreferenz. 7.3.1. SSE-Schnellübersicht. 7.3.2. Weiterführende Informationen zu SSE. 7.3.3. Hilfsfunktionen. 7.3.4. Variablen und Datentypen. 7.4. Versuchsdurchführung und Aufgabenstellung. 7.4.1. Anzeige eines schwarzen Bildes für zwei Sekunden. 7.4.2. Einblenden des Videos A für zwei Sekunden. 7.4.3. Anzeige des Videos A für zwei
Sekunden. 7.4.4. Überblendung des Videos A in Video В über vierSekunden. 7.4.5. Anzeige des Videos В für zwei Sekunden. 7.4.6. Ausblendung des Videos В für zwei Sekunden nachGrün. 7.4.7. Anzeige eines grünen Bildes für eine Sekunde. 7.4.8. Assembler-Output. 7.5. Bemerkungen zu weiterführender Literatur . Literatur . 117 117 118 120 120 120 121 121 122 122 122 122 122 123 123 123 123 123 124 7.2. IV. Digitalelektronik 125 8. Versuch D:Digitalelektronik 8.1. Versuchsvorbereitung. 8.1.1. Grundlagen von MOS-Feldeffekttransistoren. 8.1.2. Analyse einer vorgegebenen Beispielschaltung. 8.1.3. Spezielle Aspekte der Digitalelektronik. 8.1.4. Hinweise zur Mess-Hardware. 8.2. Kurzanleitung PSpice. 8.2.1. Spice-
Programme. 8.2.2. Gebrauchsanweisung PSpice. 8.2.3. Modelle für MOSFETs. 8.3. Versuchsdurchführung und Aufgabenstellung. 8.3.1. Ausgangskennlinie simulieren (Al). 8.3.2. Übertragungskennlinie simulieren (A2). 8.3.3. Übertragungskennlinie messen (A3) . 8.3.4. Arbeitsgerade einzeichnen (VI). 8.3.5. Ein- und Ausschaltverhalten simulieren (V2). 127 128 128 129 130 130 130 131 132 133 134 134 134 135 135 135
Inhaltsverzeichnis 8.3.6. Übertragungskennlinie CMOS-Inverter messen(A4). 8.3.7. Strom im CMOS-Inverter simulieren (A5). 8.3.8. NAND-Gatter oder NOR-Gatter aufbauen(A6). 8.3.9. FF-Zelle aufbauen (V3). 8.4. Bemerkungen zu weiterführender Literatur . Literatur . ix 135 136 136 136 136 136 V. Netzwerke 139 9. Versuch N: Rechner-Netzwerke 9.1. Digitale Kommunikation zwischen Rechnern. 9.2. VersuchsVorbereitung. 9.3. Versuchsdurchführung und Aufgabenstellung. 9.3.1. Grundlegende (lokale) Konfiguration . 9.3.2. Kommunikation zwischen den Versuchsrechnern. 9.3.3. Routing. 9.3.4. Routenverfolgung. 9.3.5. DNS abhören. 9.3.6. URL-Extraktion aus Netzwerk-
Dumps. 9.3.7. Upload der Protokolldateien. 9.4. Bemerkungen zu weiterführender Literatur . Literatur . 141 142 142 143 143 144 145 145 146 147 147 149 149 VI. Rechnerarithmetik 151 10. Versuch R: Digitale Rechenschaltungen 10.1. Versuchsvorbereitung. 10.2. Versuchsdurchführung. 10.2.1. Versuchsprotokoll. 10.2.2. Hinweise zum Xilinx® Integrated Software Environment. 10.2.3. Hinweise zu Skripten und Synopsys® . 10.3. Aufgabenstellung. 10.3.1. Volladdierer. 10.3.2. Ripple-Carry-Addierer. 10.3.3. Carry-Skip-Addierer. 10.3.4.
Addierer/Subtrahierer. 10.4. Bemerkungen zu weiterführender Literatur . Literatur . 153 154 154 154 155 159 160 160 161 162 162 165 165 |
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| publisher | Cuvillier Verlag |
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| spelling | Dörsing, Volker ca. 20./21. Jh. Verfasser (DE-588)1356193404 aut Experimente der Technischen Informatik praxisorientierte Trainingseinheiten Volker Dörsing, Adrian Knoth, Wolfgang Koch, David Neuhäuser, Andreas Reinsch, Ralf Seidler, Daniel Walther ; herausgegeben von H. Martin Bücker 1. Auflage 202310 Göttingen Cuvillier Verlag 2023 xiii, 165 Seiten Illustrationen, Diagramme 24 cm x 17 cm txt rdacontent n rdamedia nc rdacarrier Experiment (DE-588)4015999-1 gnd rswk-swf Technische Informatik (DE-588)4196734-3 gnd rswk-swf Assembly (DE-588)4378786-1 gnd rswk-swf CAE (DE-588)4113196-4 gnd rswk-swf Grafikprozessor (DE-588)4582114-8 gnd rswk-swf (DE-588)4143389-0 Aufgabensammlung gnd-content Technische Informatik (DE-588)4196734-3 s Experiment (DE-588)4015999-1 s Assembly (DE-588)4378786-1 s Grafikprozessor (DE-588)4582114-8 s CAE (DE-588)4113196-4 s DE-604 Bücker, Martin 1965- (DE-588)172693527 edt Knoth, Adrian 1981- Sonstige (DE-588)1034091794 oth Koch, Wolfgang ca. 20./21. Jh. Sonstige (DE-588)1356194443 oth Neuhäuser, David 1978- Sonstige (DE-588)1024744736 oth Reinsch, Andreas ca. 20./21. Jh. Sonstige (DE-588)1356203388 oth Seidler, Ralf 1984- Sonstige (DE-588)1203818033 oth Walther, Daniel ca. 20./21. Jh. Sonstige (DE-588)1356203795 oth Eric Cuvillier (Firma) (DE-588)1067137041 pbl 9783736968882 Erscheint auch als Online-Ausgabe Experimente der Technischen Informatik 1. Auflage Göttingen : Cuvillier Verlag, 2023 Online-Ressource, 184 Seiten DNB Datenaustausch application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=035257119&sequence=000001&line_number=0001&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis Digitalisierung UB Passau - ADAM Catalogue Enrichment application/pdf http://bvbr.bib-bvb.de:8991/F?func=service&doc_library=BVB01&local_base=BVB01&doc_number=035257119&sequence=000003&line_number=0002&func_code=DB_RECORDS&service_type=MEDIA Inhaltsverzeichnis |
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