Digitale Systeme mit FPGAs entwickeln: vom Gatter zum Prozessor mit VHDL
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| Format: | Buch |
| Sprache: | Deutsch |
| Veröffentlicht: |
Aachen
Elektor-Verlag
2016
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| adam_text | INHALTSVERZEICHNIS
1 E INLEITUN G 13
1 G R U N D LA G E N D ER D IG ITA LTE C H N IK 1 23
2 M ATERIALIEN ZUM B UCH 27
2.1 DAS
FPGA-BOARD............................................................................................................
28
2.1.1 BESCHREIBUNG DER
KOMPONENTEN.........................................................................29
2.2 D E ENTWICKLUNGSSOFTWARE *DIAMOND*
..................................................................37
2.3
UEBUNGSBLAETTER..................................................................................................................
41
3 A UFBAU VON TEIL I: *G RUNDLAGEN DER D IGITALTECHN IK 1* 43
4 B OOLESCHE LOGIK 45
4.1 ANALOG VERSUS D IG ITA
L......................................................................................................
45
4.2 BOOLESCHE A G E B R A
.........................................................................................................
48
4.2.1 W
AHRHEITSTABELLEN..............................................................................................50
4.2.2 BOOLESCHE GRUNDFUNKTIONEN MIT ZWEI EINGAENGEN
...........................................50
4.2.3 UEBUNG ZU FUNKTIONEN MIT ZWEI
EINGAENGEN........................................................ 53
4.2.4 BOOLESCHE GRUNDFUNKTIONEN MIT N E
INGAENGEN.................................................56
4.2.5 UEBUNG ZU FUNKTIONEN MIT VIER EINGAENGEN . . . . . . . . . . . . . .
. . . . 56
4.2.6 ZUSAMMENGESETZTE BOOLESCHE
FUNKTIONEN..........................................................58
4.2.7 RECHNEN MIT BOOLESCHEN WERTEN
......................................................................61
4.2.8 UEBUNGEN ZU BOOLESCHEN
GLEICHUNGEN................................................................64
4.3
NORMALFORMEN..................................................................................................................
65
4.3.1 DISJUNKTIVE NORM ALFORM
.....................................................................................65
4.3.2 KONJUNKTIVE NORMALFORM
.................................................................................
67
4.3.3 VERGLEICH DER
NORMALFORMEN...............................................................................68
4.3.4 UEBUNGEN ZU N ORM ALFORM
EN...............................................................................69
4.4 B
INAERZAHLEN..................................................................................................................
70
4.4.1 DAS
STELLENWERTSYSTEM.............................................................................
70
4.4.2 UMWANDLUNG ZWISCHEN BINAER UND DEZIM
AL................................................... 73
4.4.3 UEBUNGEN ZUR
ZAHLENUMWANDLUNG..................................................................
76
4.4.4 WEITERE UEBUNG ZUR
ZAHLENUMWANDLUNG.............................................................77
4.4.5 BINAERE ADDITION
..............................................................................................
79
4.4.6 UEBUNGEN ZUR BINAEREN A D D ITIO N
.........................................................................81
4.4.7 HALB- UND
VOLLADDIERER........................................................................................85
4.4.8 NEGATIVE ZAHLEN
............................................................
4.4.9 BINAERE
SUBTRAKTION.........................................................
4.4.10 UEBUNGEN ZUM ZWEIERKOMPLEMENT.................................
4.4.11 WEITERE UEBUNG ZUM ZWEIERKOMPLEMENT . . . . . . . .
4.5 DAS ENTWICKLUNGS-BOARD IN DEN AUSLIEFERUNGSZUSTAND BRINGEN
4.6 LOESUNGEN ZU DEN UEBUNGSAUFGABEN
..........................................
II G R U N D LA G E N D ER D IG ITA LTE C H N IK 2
5 A UFBAU VON TEIL II: *G RUNDLAGEN DER D IGITALTECHN IK 2*
6 D ARSTELLUN G UND B ESCHREIBUNG VON G ATTERLOGIK
6.1 G
RUNDGATTER................................................................................
6.1.1 EINE KURZE EINFUEHRUNG IN VHDL . . . . . . . . . . . .
6.1.2 VHDL-BESCHREIBUNG FUER EIN UND-GATTER . . . . . . .
6.1.3 DAS ERSTE FPG A
-PROJEKT................................................
6.1.4 ZEITGENAUE MODELLIERUNG REALER GATTER . . . . . . . . .
6.2 KOMBINIERTE G A TTE R
....................................................................
7 S CH ALTN ETZE
7.1 BOOLESCHE GLEICHUNGEN IN V H D L
............................................
7.2 UMSETZUNG VON WAHRHEITSTABELLEN IN VHDL . . . . . . . . . .
8 D IG ITA LE SPEICHERELEM ENTE
8.1 R S -F LIP-F
LOP.............................................................................
8.2 D -L A TC H
......................................................................................
8.3 D
-FLIP-FLOP..............................................................................
8.3.1 STEUEREINGAENGE FUER FLIP-FLOPS . . . . . . . . . . . . .
8.4 R E G ISTE
R....................................................................................
8.4.1
PARALLELREGISTER............................................................
8.4.2
SERIENREGISTER...............................................................
9 SCHALTWERKE
III K O M P O N E N TE N D IG ITA LE R S Y S TE M E
10 A UFBAU VON TEIL III: *K OM PON EN TEN D IGITALER S Y STEM E*
11 S TD J O G IC - D A TE N TY P E N
12 TRANSPORT IM D ATENPFAD
12.1 MULTIPLEXER . . . . . . . . . . . . . . . . . . . . . . . . . . .
12.2
DEMULTIPLEXER...........................................................................
12.3 D A TE N B U S
.................................................................................
13 SCHALTUNGEN ZUR D ATENVERARBEITUN G
13.1 UMKODIEREN VON D ATEN
..........................................................
9
4
5
9
1
4
3
5
7
7
9
9
2
1
1
3
I
I
.1;
.1,
R
L
1
1
1
H
1
*
*
6
*
6
**
6
(
75
75
81
84
3
4
5
D
N
9
9
9
9
*
7
*
*
3
*
3
*
7
*
0
*
3
*
3
13.2
RECHENSCHALTUNGEN.....................................................................................................
225
13.2.1 DIE VEKTORTYPEN SIGNED UND
UNSIGNED
...............................................................
226
13.2.2 ADDIEREN UND S U B TRAH IEREN
.............................................................................230
13.2.3
MULTIPLIZIEREN.....................................................................................................232
13.2.4 SCHIEBEN UND R OTIEREN
......................................................................................234
13.2.5 TESTEN UND VERGLEICHEN
...................................................................................237
13.2.6 HAEUFIGE PROBLEME MIT SIGNED UND
UNSIGNED.....................................................239
14 D ATENSPEICH ER 243
14.1 REGISTER UND S P E IC H E
R..................................................................................................243
14.1.1 U
NIVERSALREGISTER...............................................................................................243
14.1.2
ARBEITSSPEICHER..................................................................................................246
14.2 ZWISCHENSPEICHERUNG IM D
ATENPFAD.............................................................................249
14.2.1 PIPELINES
...........................................................................................................249
14.2.2 FIFO-S P E IC H E
R..................................................................................................249
14.2.3 L IFO
-SPEICHER..................................................................................................251
14.3 REGISTER-FILE
................................................................................................................
251
15 A BLAUFSTEUERUNG 255
15.1 ENDLICHE A U TO M A TE N
.....................................................................................................257
15.1.1
MEALY-AUTOMAT..................................................................................................257
15.1.2
MOORE-AUTOMAT..................................................................................................259
15.2 ENDLICHE AUTONOME A U TO M A TE N
...................................................................................260
15.2.1 Z AE H LE
R................................................................................................................
260
15.2.2
SEQUENZER..........................................................................................................
266
IV H A R D W A R E B E SC H R E IB U N G M IT V H D L A U F R T L -E B E
N E 269
16 A UFBAU VON TEIL IV: *H ARDW AREBESCHREIBUNG M IT V H D L A U F R T L
E B E N E * 271
17 SIM ULATION VON V H D L -M OD ELLEN 273
17.1 WARUM
SIMULIEREN?........................................................................................................273
17.2 DIE ZWEI PHASEN DER
VHDL-SIMULATION.......................................................................274
17.3 DAS *WEIHNACHTSMANNPRINZIP*
...................................................................................275
17.3.1
PROZESSAUSFUEHRUNG............................................................................................277
17.3.2 ZEIT IN DER S IM U LATIO N
......................................................................................279
17.3.3 ALDEC VHDL-SIMULATOR
..........................................
281 . . . . . . .
*
. .
*
17.3.4 D
ELTAZYKLEN........................................................................................................285
17.3.5 VHDL-MODELL EINES
RS-FLIPFLOPS....................................................................287
18 SYNCHRONE SCHALTUNGEN 293
18.1 WARUM
HARDWARE-SYNTHESE?.........................................................................................293
18.2 WAS SIND SYNCHRONE
SCHALTUNGEN?................................................................................294
1S2.1 P
IPELINING.........................................................................................................295
18.2.2 *MINMAX8 : MINIMUM UND MAXIMUM VON ACHT ZAHLEN . . . . . . . . .
. . 295
18.3
RTL-BESCHREIBUNGEN.....................................................................................................314
19 V H D L-B ESCHREIBUNGEN VON R T L D ESIG N S 317
19.1 GETRENNTE BESCHREIBUNG VON REGISTERN UND KOMOEINATORISCHER LOGIK . .
. . . . . . 317
19.1.1 R E G ISTE
R.............................................................................................................
317
19.1.2
SCHLEIFEN.............................................................................................................
320
19.2 KOMBINATORISCHE LOGIK
.................................................................................................
321
19.3 GEMEINSAME BESCHREIBUNG VON REGISTERN UND KOMBINATORISCHER LOGIK .
. . . . . 323
19.3.1 SYNTHESE EINER IF-THEN-ELSE-ANWEISUNG
........................................................325
19.3.2 SYNTHESE EINER
*IF_THEN*-ANWEISUNG.................................................................327
19.3.3 SYNTHESE VON *IF-THEN-ELSE**-K E TTE N
.................................................................327
19.3.4 MEHRERE ZUWEISUNGEN IN EINER
*IF-THEN*-ANWEISUNG......................................329
19.3.5 VERSCHIEDENE SIGNALE IN DEN ALTERNATIVEN EINER
IF-THEN-ELSE-ANWEISUNG . 330
19.3.6 CASE-ANWEISUNG
..............................................................................................
331
19.4 UEBUNGEN ZUR RTL-SYNTHESE TEIL I
................................................................................333
19.5 V A RIA B LE N
......................................................................................................................
336
19.5.1 VARIABLEN ALS FLUECHTIGER
ZWISCHENSPEICHER........................................................338
19.5.2 VARIABLEN ALS R E G IS TE
R......................................................................................343
19.6 VEREINFACHTES MM-MODUL FUER
MINMAX8PIPESLIM........................................................345
19.7 BEISPIEL 1: M
ITTELWERTFILTER............................................................................................346
19.8 BEISPIEL 2: OPTIMIERTE M ITTELW
ERTFILTER.......................................................................354
19.9 BEISPIEL 3: GROESSTER WERT IM FENSTER
..........................................................................358
20 LOESUNGEN ZU DEN UE BUNGSAUFGABEN 361
V E IN F P G A - P R O JE K T S TE P -B Y -S TE P 365
21 A UFBAU VON TEIL V: * E IN F P G A -P RO JE K T STEP_BY-STEP* 367
22 K ONSTAN TEN , S UBTYPES, PACKAGES U N D G ENERICS 369
22.1 K O N STA N TE N
...................................................................................................................
369
22.2
SUBTYPES.........................................................................................................................
371
22.2.1 UNTERSCHIED ZWISCHEN TYPE UND
SUBTYPE...........................................................372
22.3
PACKAGES.........................................................................................................................
374
22.4 G
ENERICS.........................................................................................................................
378
23 H N R 16 - EIN EINFACHER R ISC -M IKROPROZESSOR 383
23.1 GRUNDSAETZLICHE ARBEITSWEISE EINES P RO Z E SSO
RS...........................................................384
23.2 ARCHITEKTUR DES H N R 1 6
..............................................................................................
385
23.3 EIN EINFACHES
BEISPIELPROGRAMM...................................................................................387
23.3.1 BEFEHLSFORMAT DER VERWENDETEN
BEFEHLE...........................................................388
23.3.2 DAS M
ASCHINENPROGRAMM................................................................................389
23.4 VHDL-DESIGN DES H N R
16............................................................................................390
23.4.1 DER
PROGRAMMSPEICHER......................................................................................
390
23.4.2 DER
DATENSPEICHER............................................................................................
396
23.4.3 DER REG
ISTERSATZ...............................................................................................
401
23.4.4 DER DECODER
.....................................................................................................
411
23.4.5 DIE ALU
...........................................................................................................414
23.4.6 ZUSAMMENBAU DES
HNR16................................................................................418
23.4.7 OPTIMIERUNG DES
HNR16...................................................................................425
23.5 DER VOLLSTAENDIGE BEFEHLSSATZ DES H N R 1 6
.................................................................
431
V I F P G A -A R C H ITE K TU R 4 3 5
24 A UFBAU VON TEIL VI: *F P G A -A RCH ITEK TU R* 437
25 B ASISKOM P ONENTEN VON F P G A S 439
25.1
LOGIKELEMENTE................................................................................................................
440
25.1.1 LUT-BASIERTE KOM
BINATORIK.............................................................................442
25.1.2 MUX-BASIERTE KOMBINATORIK
..........................................................................457
25.1.3 FLIP-FLOPS IN
LOGIKELEMENTEN..........................................................................459
25.1.4 SONDERFUNKTIONEN IN
LOGIKELEMENTEN..............................................................460
25.2 EIN-/AUSGABEBLOECKE
....................................................................................................
462
25.3 VERBINDUNGSRESSOURCEN
.................................................................................................
469
25.4 PROGRAMMIERBARE E LE M E N TE
.........................................................................................472
26 S P EZIELLE F UN KTION SEINH EITEN 475
26.1
PLL-SCHALTUNGEN..........................................................................................................
477
26.2 SPEICHERBLOECKE
.............................................................................................................
479
26.3 D S P -E
INHEITEN.............................................................................................................
481
26.4 ENTWURF MIT
SPEZIALRESSOURCEN......................................................................................483
27 STROM VERSORGUNG UND K ONFIGURATION 487
27.1 STROM
VERSORGUNG...........................................................................................................487
27.2
KONFIGURATION................................................................................................................
488
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