Rechnerarchitektur: von der digitalen Logik zum Parallelrechner
Gespeichert in:
| Vorheriger Titel: | Tanenbaum, Andrew S. Computerarchitektur |
|---|---|
| Beteiligte Personen: | , |
| Format: | Buch |
| Sprache: | Deutsch |
| Veröffentlicht: |
Hallbergmoos/Germany
Pearson
[2014]
|
| Ausgabe: | 6., aktualisierte Auflage |
| Schriftenreihe: | It - Informatik
|
| Schlagwörter: | |
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| Beschreibung: | Auf dem Umschlag: Extras online Hier auch später erschienene, unveränderte Nachdrucke |
| Umfang: | 799 Seiten Illustrationen, Diagramme |
| ISBN: | 9783868942385 |
Internformat
MARC
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VORWORT ORIGINALAUSGABE 13
VORWORT ZUR DEUTSCHEN AUSGABE 17
KAPITEL 1. EINFUEHRUNG 19
1.1 STRUKTURIERTE COMPUTERORGANISATION 21
1.1.1 SPRACHEN, EBENEN UND VIRTUELLE MASCHINEN 21
1.1.2 MODERNE MEHRSCHICHTIGE MASCHINEN 23
1.1.3 EVOLUTION MEHRSCHICHTIGER MASCHINEN 26
DIE ERFINDUNG DER MIKROPROGRAMMIERUNG 27
DIE ERFINDUNG DES BETRIEBSSYSTEMS 27
VERLAGERUNG VON FUNKTIONEN IN DEN MIKROCODE 30
BESEITIGUNG DER MIKROPROGRAMMIERUNG 31
1.2 MEILENSTEINE DER COMPUTERARCHITEKTUR 31
1.2.1 DIE NULLTE GENERATION - MECHANISCHE COMPUTER (1642-1945).. . 33
1.2.2 DIE ERSTE GENERATION - VAKUUMROEHREN (1945-1955) 35
1.2.3 DIE ZWEITE GENERATION - TRANSISTOREN (1955-1965) 37
1.2.4 DIE DRITTE GENERATION - INTEGRIERTE SCHALTUNGEN (1965-1980) ... 40
1.2.5 DIE VIERTE GENERATION - VLSI (1980 - ?) 41
1.2.6 DIE FUENFTE GENERATION - LEISTUNGSARME UND
UNSICHTBARE COMPUTER 44
1.3 VIELFALT DER COMPUTER 46
1.3.1 TECHNOLOGISCHE UND WIRTSCHAFTLICHE KRAEFTE 46
1.3.2 DAS COMPUTERSPEKTRUM 48
1.3.3 WEGWERFCOMPUTER 49
1.3.4 MIKROCONTROLLER 51
1.3.5 MOBILE COMPUTER UND SPIELKONSOLEN 53
1.3.6 PERSONALCOMPUTER 54
1.3.7 SERVER 55
CLUSTER 55
1.3.8 MAINFRAMES 56
1.4 BEISPIELE VON COMPUTERFAMILIEN 57
1.4.1 EINFUEHRUNG IN DIE X86-ARCHITEKTUR 57
1.4.2 EINFUEHRUNG IN ARM-ARCHITEKTUR 62
1.4.3 EINFUEHRUNG IN DIE AVR-ARCHITEKTUR 64
1.5 METRISCHE EINHEITEN 66
1.6 GLIEDERUNG DIESES BUCHS 67
KAPITEL 2 AUFBAU VON COMPUTERSYSTEMEN 73
2.1 PROZESSOREN 75
2.1.1 AUFBAU DER CPU 76
2.1.2 BEFEHLSAUSFUEHRUNG 77
2.1.3 RISC KONTRA CISC 81
HTTP://D-NB.INFO/1047118866
INHALTSVERZEICHNIS
2.1.4 DESIGNPRINZIPIEN MODERNER COMPUTER 82
DIE HARDWARE FUEHRT ALLE BEFEHLE DIREKT AUS 83
DIE BEFEHLE WERDEN MIT MAXIMALER RATE INITIIERT 83
DIE BEFEHLE MUESSEN LEICHT ZU DECODIEREN SEIN 83
NUR LADE- UND SPEICHERVORGAENGE SOLLEN AUF
DEN SPEICHER VERWEISEN 84
AUSREICHEND REGISTER BEREITSTELLEN 84
2.1.5 PARALLELITAET AUF BEFEHLSEBENE 84
PIPELINING (FLIESSBANDVERARBEITUNG) 84
SUPERSKALARE ARCHITEKTUREN 86
2.1.6 PARALLELITAET AUF PROZESSOREBENE 88
DATENPARALLELE RECHNER 89
MEHRPROZESSORSYSTEME 91
MULTICOMPUTERSYSTEME 92
2.2 HAUPTSPEICHER (PRIMAERSPEICHER) 92
2.2.1 BITS 93
2.2.2 SPEICHERADRESSEN 93
2.2.3 BYTEREIHENFOLGE 95
2.2.4 FEHLERKORREKTURCODES 97
2.2.5 CACHE-SPEICHER 100
2.2.6 SPEICHERMODULE UND -TYPEN 103
2.3 SEKUNDAERSPEICHER 104
2.3.1 SPEICHERHIERARCHIEN 104
2.3.2 FESTPLATTEN 105
2.3.3 IDE-FESTPLATTEN 109
2.3.4 SCSI-FESTPLATTEN 110
2.3.5 RAID 112
2.3.6 SOLID-STATE-DISKS 115
2.3.7 CD-ROMS 117
2.3.8 EINMAL BESCHREIBBARE CDS 121
2.3.9 WIEDERBESCHREIBBARE CDS 123
2.3.10 DVD 123
2.3.11 BLU-RAY 125
2.4 EINGABE/AUSGABE 126
2.4.1 BUSSE 126
DIE PCI- UND PCIE-BUSSE 128
2.4.2 TERMINALS 130
TASTATUREN 130
TOUCHSCREENS 131
FLACHBILDSCHIRME 132
VIDEOSPEICHER 135
2.4.3 MAEUSE 135
2.4.4 GAMECONTROLLER 137
DER WIIMOTE-CONTROLLER 137
DER KINECT-CONTROLLER 139
2.4.5 DRUCKER 139
LASERDRUCKER 139
FARBDRUCKER 141
4
INHALTSVERZEICHNIS
TINTENSTRAHLDRUCKER 142
SPEZIALDRUCKER 143
2.4.6 TELEKOMMUNIKATIONSGERAETE 144
MODEMS 144
DSL 146
INTERNET UEBER KABEL 149
2.4.7 DIGITALKAMERAS 152
2.4.8 ZEICHENCODES 155
ASCII 155
UNICODE 157
2.4.9 UTF-8 159
KAPITEL 3 DIE EBENE DER DIGITALEN LOGIK 165
3.1 GATTER UND BOOLESCHE ALGEBRA 167
3.1.1 GATTER 167
3.1.2 BOOLESCHE ALGEBRA 169
3.1.3 IMPLEMENTIERUNG VON BOOLESCHEN FUNKTIONEN 171
3.1.4 SCHALTUNGSAEQUIVALENZ 173
3.2 GRUNDSCHALTUNGEN DER DIGITALEN LOGIK 176
3.2.1 INTEGRIERTE SCHALTUNGEN 176
3.2.2 SCHALTNETZE 178
MULTIPLEXER 178
DECODIERER 180
KOMPARATOREN 181
3.2.3 ARITHMETISCHE SCHALTUNGEN 181
SCHIEBEREGISTER 181
ADDIERER 182
RECHENWERK 184
3.2.4 TAKTGEBER 185
3.3 SPEICHER 187
3.3.1 LATCHES 187
GETAKTETE SR-LATCHES 188
GETAKTETE D-LATCHES 189
3.3.2 FLIPFLOPS 189
3.3.3 REGISTER 191
3.3.4 SPEICHERORGANISATION 192
3.3.5 SPEICHERCHIPS 195
3.3.6 RAM UND ROM 197
NICHT FLUECHTIGE SPEICHERCHIPS 199
FPGA 200
3.4 CPU-CHIPS UND BUSSE 202
3.4.1 PROZESSORCHIPS 202
3.4.2 COMPUTER-BUSSE 204
3.4.3 BUSBREITE 206
3.4.4 BUSTAKTUNG 208
SYNCHRONE BUSSE 208
ASYNCHRONE BUSSE 211
| 5
I
INHALTSVERZEICHNIS
3.4.5 BUS-ARBITRATION 213
3.4.6 BUSOPERATIONEN 215
3.5 BEISPIELE FUER CPU-CHIPS 218
3.5.1 DER INTEL CORE I7 218
DIE LOGISCHE ANSCHLUSSBELEGUNG DES CORE I7 220
FLIESSBANDVERARBEITUNG AUF DEM DDR3-SPEICHERBUS
DES CORE I7 222
3.5.2 DAS EIN-CHIP-SYSTEM TEXAS INSTRUMENTS OMAP4430 224
3.5.3 DER MIKROCONTROLLER ATMEL ATMEGAL68 228
3.6 BEISPIELBUSSE 230
3.6.1 DER PCI-BUS 231
ARBEITSWEISE DES PCI-BUSSES 234
PCI-BUS-ARBITRATION 234
PCI-BUSSIGNALE 235
PCI-BUSTRANSAKTIONEN 238
3.6.2 PCI EXPRESS 239
DIE PCI-EXPRESS-ARCHITEKTUR 239
DER PCI-EXPRESS-PROTOKOLLSTAPEL 241
3.6.3 USB (UNIVERSAL SERIAL BUS) 243
3.7 SCHNITTSTELLEN 247
3.7.1 E/A-SCHNITTSTELLEN 247
PLO-SCHNITTSTELLEN 248
3.7.2 DECODIERUNG VON ADRESSEN 249
KAPITEL 4 DIE MIKROARCHITEKTUREBENE 259
4.1 BEISPIEL EINER MIKROARCHITEKTUR 261
4.1.1 DER DATENPFAD 262
DATENPFADZEITEN 264
ARBEITSWEISE DES SPEICHERS 266
4.1.2 MIKROBEFEHLE 267
4.1.3 MIKROBEFEHLSSTEUERUNG: MIC-1 269
4.2 EINE BEISPIEL-ISA: IJVM 274
4.2.1 KELLER 274
4.2.2 DAS IJVM-SPEICHERMODELL 276
4.2.3 DER IJVM-BEFEHLSSATZ 278
4.2.4 JAVA ZU IJVM KOMPILIEREN 282
4.3 BEISPIELIMPLEMENTIERUNG 283
4.3.1 MIKROBEFEHLE UND NOTATION 283
4.3.2 IJVM MIT DER MIC-1 IMPLEMENTIEREN 288
4.4 DESIGN DER MIKROARCHITEKTUREBENE 300
4.4.1 GESCHWINDIGKEIT UND KOSTEN 301
4.4.2 DIE LAENGE DES AUSFUEHRUNGSPFADS REDUZIEREN 303
DIE INTERPRETER-SCHLEIFE MIT DEM MIKROCODE VERSCHMELZEN ... 303
ARCHITEKTUR MIT DREI BUSSEN 305
BEFEHLSABRUFEINHEIT (IFU) 306
4.4.3 DESIGN MIT PREFETCHING: MIC-2 309
6
INHALTSVERZEICHNIS
4.4.4 FLIESSBANDVERARBEITUNG: MIC-3 314
4.4.5 SIEBENSTUFIGE PIPELINE: MIC-4 319
4.5 LEISTUNGSVERBESSERUNG 322
4.5.1 CACHE-SPEICHER 323
DIREKT ABBILDENDE CACHES 325
MENGENASSOZIATIVE CACHES 327
4.5.2 SPRUNGVORHERSAGE 329
DYNAMISCHE SPRUNGVORHERSAGE 331
STATISCHE SPRUNGVORHERSAGE 333
4.5.3 OUT-OF-ORDER-AUSFUEHRUNG UND REGISTERUMBENENNUNG 334
4.5.4 SPEKULATIVE AUSFUEHRUNG 339
4.6 BEISPIELE DER MIKROARCHITEKTUREBENE 342
4.6.1 DIE MIKROARCHITEKTUR DER CORE-I7-CPU 342
DIE SANDY-BRIDGE-MIKROARCHITEKTUR DES CORE I7 342
DIE SANDY-BRIDGE-PIPELINE DES CORE I7 344
4.6.2 DIE MIKROARCHITEKTUR DER OMAP4430-CPU 348
UEBERSICHT UEBER DIE CORTEX-A9-MIKROARCHITEKTUR
DES OMAP4430 348
DIE CORTEX-A9-PIPELINE DES OMAP4430 350
4.6.3 DIE MIKROARCHITEKTUR DES MIKROCONTROLLERS ATMEGAL68 352
4.7 CORE I7, OMAP4430 UND ATMEGAL68 IM VERGLEICH 354
KAPITEL 5 DIE ISA-EBENE 361
5.1 UEBERSICHT UEBER DIE ISA-EBENE 364
5.1.1 EIGENSCHAFTEN DER ISA-EBENE 364
5.1.2 SPEICHERMODELLE 365
5.1.3 REGISTER 367
5.1.4 BEFEHLE 369
5.1.5 UEBERSICHT UEBER DIE ISA-EBENE DES CORE I7 369
5.1.6 UEBERSICHT UEBER DIE ISA-EBENE DES ARM OMAP4430 372
5.1.7 UEBERSICHT UEBER DIE ISA-EBENE DES AVR ATMEGAL68 374
5.2 DATENTYPEN 376
5.2.1 NUMERISCHE DATENTYPEN 376
5.2.2 NICHT NUMERISCHE DATENTYPEN 377
5.2.3 DATENTYPEN DES CORE I7 378
5.2.4 DATENTYPEN DES OMAP4430 378
5.2.5 DATENTYPEN DER ATMEGAL68 AVR-CPU 379
5.3 BEFEHLSFORMATE 379
5.3.1 DESIGNKRITERIEN FUER BEFEHLSFORMATE 380
5.3.2 OPCODES ERWEITERN 382
5.3.3 BEFEHLSFORMATE DES CORE I7 384
5.3.4 BEFEHLSFORMATE DER OMAP4430-ARM-CPU 385
5.3.5 DIE BEFEHLSFORMATE DES ATMEGAL68 AVR 387
5.4 ADRESSIERUNG 388
5.4.1 ADRESSIERUNGSMODI 388
5.4.2 UNMITTELBARE ADRESSIERUNG 388
INHALTSVERZEICHNIS
5.4.3 DIREKTE ADRESSIERUNG 389
5.4.4 REGISTERADRESSIERUNG 389
5.4.5 INDIREKTE REGISTERADRESSIERUNG 389
5.4.6 INDIZIERTE ADRESSIERUNG 391
5.4.7 BASISINDIZIERTE ADRESSIERUNG 392
5.4.8 KELLERADRESSIERUNG 392
UMGEKEHRTE POLNISCHE NOTATION (POSTFIX-NOTATION) 392
AUSWERTUNG VON FORMELN IN UMGEKEHRTER POLNISCHER
NOTATION 395
5.4.9 ADRESSIERUNGSMODI FUER VERZWEIGUNGEN 396
5.4.10 ORTHOGONALITAET VON OPCODES UND ADRESSIERUNGSMODI 396
5.4.11 ADRESSIERUNGSMODI DES CORE I7 398
5.4.12 ADRESSIERUNGSMODI DER OMAP4430-ARM-CPU 400
5.4.13 ADRESSIERUNGSMODI DES ATMEGAL68 AVR 400
5.4.14 ADRESSIERUNGSMODI IM VERGLEICH 401
5.5 BEFEHLSTYPEN 402
5.5.1 BEFEHLE ZUR DATENBEWEGUNG 402
5.5.2 DYADISCHE OPERATIONEN 403
5.5.3 MONADISCHE OPERATIONEN 404
5.5.4 VERGLEICHE UND BEDINGTE VERZWEIGUNGEN 406
5.5.5 BEFEHLE FUER PROZEDURAUFRUFE 407
5.5.6 SCHLEIFENSTEUERUNG 408
5.5.7 EIN-/AUSGABE 410
5.5.8 BEFEHLE DES CORE I7 413
5.5.9 BEFEHLE DES OMAP4430 417
5.5.10 BEFEHLE DES ATMEGAL68 AVR 421
5.5.11 BEFEHLSSAETZE IM VERGLEICH 423
5.6 ABLAUFSTEUERUNG 424
5.6.1 SEQUENZIELLE ABLAUFSTEUERUNG UND SPRUENGE 424
5.6.2 PROZEDUREN 425
5.6.3 COROUTINEN 429
5.6.4 TRAPS 432
5.6.5 INTERRUPTS 432
5.7 AUSFUEHRLICHES BEISPIEL: DIE TUERME VON HANOI 436
5.7.1 TUERME VON HANOI IN DER CORE-I7-ASSEMBLERSPRACHE 436
5.7.2 TUERME VON HANOI IN DER OMAP4430-ARM-ASSEMBLERSPRACHE .. 438
5.8 DIE IA-64-ARCHITEKTUR UND DER ITANIUM 2 440
5.8.1 DAS PROBLEM MIT DER IA-32-ISA 440
5.8.2 DAS IA-64-MODELL: EPIC 442
5.8.3 VERRINGERUNG VON SPEICHERREFERENZEN 442
5.8.4 BEFEHLSPLANUNG 444
5.8.5 BEDINGTE VERZWEIGUNGEN VERRINGERN:
BEDINGTE BEFEHLSAUSFUEHRUNG 445
5.8.6 SPEKULATIVE LADEOPERATIONEN 448
INHALTSVERZEICHNIS
KAPFTE! 6 DIE EBENE DER BETRIEBSSYSTEMMASCHINE 455
6.1 VIRTUELLER SPEICHER 458
6.1.1 SEITENAUSLAGERUNG 458
6.1.2 IMPLEMENTIERUNG DER SEITENAUSLAGERUNG 460
6.1.3 SEITENANFORDERUNG UND ARBEITSBEREICH 464
6.1.4 SEITENERSETZUNG 465
6.1.5 SEITENGROESSE UND FRAGMENTIERUNG 467
6.1.6 SEGMENTIERUNG 468
6.1.7 IMPLEMENTIERUNG DER SEGMENTIERUNG 471
6.1.8 VIRTUELLER SPEICHER IM CORE I7 473
6.1.9 VIRTUELLER SPEICHER IN DER OMAP4430 ARM-CPU 478
6.1.10 VIRTUELLER SPEICHER UND CACHING 480
6.2 HARDWAREVIRTUALISIERUNG 480
6.2.1 HARDWAREVIRTUALISIERUNG BEIM CORE I7 482
6.3 E/A-BEFEHLE AUF OSM-EBENE 482
6.3.1 DATEIEN 483
6.3.2 IMPLEMENTIERUNG VON E/A-BEFEHLEN AUF OSM-EBENE 485
6.3.3 BEFEHLE FUER DIE VERZEICHNISVERWALTUNG 488
6.4 BEFEHLE DER OSM-EBENE FUER PARALLELE VERARBEITUNG 489
6.4.1 ERSTELLEN VON PROZESSEN 490
6.4.2 RACE CONDITIONS 491
6.4.3 SEMAPHORE ZUR SYNCHRONISIERUNG VON PROZESSEN 495
6.5 BEISPIELE VON BETRIEBSSYSTEMEN 498
6.5.1 EINFUEHRUNG 498
UNIX 499
WINDOWS 7 502
6.5.2 BEISPIELE FUER VIRTUELLEN SPEICHER 505
VIRTUELLER SPEICHER UNTER UNIX 505
VIRTUELLER SPEICHER UNTER WINDOWS 7 506
6.5.3 BEISPIELE FUER EIN-/AUSGABE AUF BETRIEBSSYSTEMEBENE 508
EIN-/AUSGABE UNTER UNIX 509
EIN-/AUSGABE UNTER WINDOWS 7 515
6.5.4 BEISPIELE DER PROZESSVERWALTUNG 520
PROZESSVERWALTUNG UNTER UNIX 520
PROZESSVERWALTUNG UNTER WINDOWS 7 523
XAPFTE! 7 DIE EBENE DER ASSEMBLERSPRACHE 535
7.1 EINFUEHRUNG IN DIE ASSEMBLERSPRACHE 537
7.1.1 WAS IST EINE ASSEMBLERSPRACHE? 537
7.1.2 WOFUER BRAUCHT MAN EINE ASSEMBLERSPRACHE? 538
7.1.3 FORMAT EINER ANWEISUNG IN ASSEMBLERSPRACHE 538
7.1.4 PSEUDOBEFEHLE 540
7.2 MAKROS 543
7.2.1 DEFINITION, AUFRUF UND ERWEITERUNG EINES MAKROS 543
7.2.2 MAKROS MIT PARAMETERN 545
7.2.3 WEITERE EIGENSCHAFTEN 546
7.2.4 MAKROTECHNIK IN EINEM ASSEMBLIERER IMPLEMENTIEREN 546
INHALTSVERZEICHNIS
7.3 DER ASSEMBLIERUNGSPROZESS 547
7.3.1 ZWEI-PASS-ASSEMBLIERER 547
7.3.2 ERSTER LAUF 548
7.3.3 ZWEITER LAUF 552
7.3.4 DIE SYMBOLTABELLE 553
7.4 BINDEN UND LADEN 555
7.4.1 AUFGABEN DES LINKERS 556
7.4.2 STRUKTUR EINES OBJEKTMODULS 559
7.4.3 BINDEZEIT UND DYNAMISCHE RELOKATION 560
7.4.4 DYNAMISCHES BINDEN 563
DYNAMISCHES BINDEN IN MULTICS 563
DYNAMISCHES BINDEN UNTER WINDOWS 564
7.4.5 DYNAMISCHES BINDEN UNTER UNIX 566
KAPITEL 8 PARALLELE RECHNERARCHITEKTUREN 571
8.1 PARALLELITAET AUF DEMSELBEN CHIP 574
8.1.1 PARALLELITAET AUF BEFEHLSEBENE 574
DIE VLIW-CPU TRIMEDIA 575
8.1.2 ON-CHIP-MULTITHREADING 581
HYPERTHREADING IM CORE I7 583
8.1.3 EIN-CHIP-MULTIPROZESSOREN 587
HOMOGENE MULTIPROZESSOREN AUF EINEM CHIP 587
DER CORE-I7-EIN-CHIP-MULTIPROZESSOR 588
HETEROGENE MULTIPROZESSOREN AUF EINEM CHIP 588
8.2 COPROZESSOREN 592
8.2.1 NETZWERKPROZESSOREN 593
EINFUEHRIMG IN NETZWERKE 593
EINFUEHRUNG IN NETZWERKPROZESSOREN 595
PAKETVERARBEITUNG 598
LEISTIMGSVERBESSERUNG 599
8.2.2 GRAFIKPROZESSOREN 600
DIE FERMI-GPU VON NVIDIA 600
8.2.3 KRYPTOPROZESSOREN 603
8.3 MULTIPROZESSOREN MIT GEMEINSAMEM SPEICHER 603
8.3.1 MULTIPROZESSOREN UND MULTICOMPUTER 603
MULTIPROZESSOREN 604
MULTICOMPUTER 605
KLASSIFIZIERUNG VON PARALLELRECHNERN 608
8.3.2 SPEICHERSEMANTIK 611
STRIKTE KONSISTENZ 611
SEQUENZIELLE KONSISTENZ 611
PROZESSORKONSISTENZ 612
SCHWACHE KONSISTENZ 613
FREIGABEKONSISTENZ 614
8.3.3 SYMMETRISCHE UMA-MULTIPROZESSORARCHITEKTUREN 615
SNOOPING-CACHES 616
DAS CACHE-KOHAERENZPROTOKOLL MESI 618
10
INHALTSVERZEICHNIS
UMA-MULTIPROZESSOREN MIT KREUZSCHIENENVERTEILERN 620
UMA-MULTIPROZESSOREN MIT MEHRSTUFIGEN NETZWERKEN 621
8.3.4 NUMA-MULTIPROZESSOREN 623
CACHEKOHAERENTE NUMA-MULTIPROZESSOREN 624
DER NUMA-MULTIPROZESSOR SUN FIRE E25K 627
8.3.5 COMA-MULTIPROZESSORSYSTEME 631
8.4 MULTICOMPUTER MIT NACHRICHTENAUSTAUSCH 633
8.4.1 VERBINDUNGSNETZE 634
TOPOLOGIE 634
8.4.2 MPPS - MASSIV PARALLELE PROZESSORSYSTEME 637
BLUEGENE 638
RED STORM 642
BLUEGENE/P UND RED STORM IM VERGLEICH 645
8.4.3 CLUSTER-RECHNER 647
GOOGLE 648
8.4.4 KOMMUNIKATIONSSOFTWARE FUER MULTICOMPUTER 652
MPI - MESSAGE-PASSING INTERFACE 653
8.4.5 SCHEDULING 655
8.4.6 GEMEINSAMER SPEICHER AUF ANWENDUNGSEBENE 656
DSM
- DISTRIBUTED SHARED MEMORY 656
LINDA 658
ORCA 660
8.4.7 LEISTUNG 662
HARDWARE-KENNGROESSEN 662
SOFTWARE-KENNGROESSEN 664
HOHE LEISTUNG ERREICHEN 666
8.5 GRID-COMPUTING 668
LITERATURVERZEICHNIS 675
ANHANG A BINAERZAHLEN 683
A.L ZAHLEN MIT ENDLICHER GENAUIGKEIT 685
A.2 ZAHLENSYSTEME MIT ANDEREN BASEN 686
A.3 UMWANDLUNG VON EINER BASIS IN EINE ANDERE 689
A.4 NEGATIVE BINAERZAHLEN 691
A.5 BINAERARITHMETIK 693
ANHANG B GLEITKOMMAZAHLEN 697
B.L GRUNDLAGEN DER GLEITKOMMAARITHMETIK 699
B.2 IEEE-STANDARD 754 FUER GLEITKOMMAZAHLEN 702
ANHANG C ASSEMBLERPROGRAMMIERUNG 709
C.L UEBERBLICK 711
C.L.L ASSEMBLERSPRACHE 711
C.L.2 EIN KLEINES ASSEMBLERPROGRAMM 711
INHALTSVERZEICHNIS
C.2 DER 8088-PROZESSOR 712
C.2.1 DER PROZESSORZYKLUS 713
C.2.2 DIE ALLGEMEINEN REGISTER 714
C.2.3 ZEIGERREGISTER 715
C.3 SPEICHER UND ADRESSIERUNG 717
C.3.1 SPEICHERORGANISATION UND SEGMENTE 717
C.3.2 ADRESSIERUNG 719
C.4 DER BEFEHLSSATZ DES 8088 722
C.4.1 LADE-, KOPIER UND ARITHMETIKBEFEHLE 725
C.4.2 LOGISCHE OPERATIONEN, BIT- UND VERSCHIEBEOPERATIONEN 726
C.4.3 SCHLEIFEN UND WIEDERHOLTE ZEICHENFOLGENOPERATIONEN 727
C.4.4 SPRUNG- UND AUFRUFBEFEHLE 728
BEDINGTE SPRUENGE 728
C.4.5 UNTERPROGRAMMAUFRUFE 730
C.4.6 SYSTEMAUFRUFE UND SYSTEMUNTERPROGRAMME 731
C.4.7 ABSCHLIESSENDE BEMERKUNGEN ZUM BEFEHLSSATZ 734
C.5 DER ASSEMBLIERER 734
C.5.1 EINFUEHRUNG 734
C.5.2 DER ACK-BASIERTE ASSEMBLIERER AS88 735
C.5.3 EINIGE UNTERSCHIEDE ZU ANDEREN 8088-ASSEMBLIERERN 739
C.6 DER TRACER 740
C.6.1 TRACER-KOMMANDOS 742
C.7 ERSTE SCHRITTE 743
C.8 BEISPIELE 744
C.8.1 DAS BEISPIEL HELLO WORLD 744
C.8.2 BEISPIEL FUER ALLGEMEINE REGISTER 747
C.8.3 DER CALL-BEFEHL
UND ZEIGERREGISTER 748
C.8.4 FEHLER IN EINEM PROGRAMM ZUR AUSGABE VON FELDERN SUCHEN . . . 752
C.8.5 ZEICHENFOLGENMANIPULATION UND ZEICHENFOLGENBEFEHLE 754
C.8.6 VERZWEIGUNGSTABELLEN 758
C.8.7 GEPUFFERTER UND WAHLFREIER DATEIZUGRIFF 760
DANKSAGUNGEN 765
NAMENSREGISTER 767
REGISTER 771
12
Rechnerarchitektur
Dieses erfolgreiche Grundlagenwerk in der aktuellen und komplett überarbeiteten 6, Auflage bietet eine
detaillierte Einführung in die Computerarchitektur. Klar und verständlich in Aufbau und Inhalt wendet sich
dieses Buch an alle, die in Selbststudium oder Vorlesung detailliertes Wissen über alle wichtigen Bereiche
der Computerarchitektur erwerben möchten, Das Buch stellt den Aufbau von Rechnern als eine Hierarchie
von Ebenen dar, deren Funktionen und Implementierung detailliert beschrieben werden. Diese strukturierte
Darstellung ermöglicht sowohl einen guten Überblick als auch ein tiefgehendes Verständnis des Stoffes,
Übersichtlich aufgebaut und in Tanenbaums bekannt lockerem Stil geschrieben, wendet sich dieses Buch
an Studierende und Praktiker, die detailliertes Wissen über alle wichtigen Bereiche der Computerarchitektur
erwerben möchten, Viele Übungsaufgaben, ein kommentiertes Literaturverzeichnis und ein umfangreiches
Glossar der aktuellen Fachbegriffe machen das Buch zu einem idealen Lehr-, Lern- und Nachschlagewerk. ,
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Inhaltsverzeichnis
Paper/Kapitel scannen lassen
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Teilbibliothek Mathematik & Informatik
| Signatur: |
0102 DAT 200f 2006 A 735(6)
Lageplan 0104 DAT 200f 2006 A 735(6) Lageplan |
|---|---|
| Exemplar 1 | Ausleihbar Am Standort |
| Exemplar 1 | Nicht ausleihbar Am Standort |
Teilbibliothek Chemie, Lehrbuchsammlung
| Signatur: |
0303 DAT 200f 2006 L 384(6)
Lageplan |
|---|---|
| Exemplar 1 | Ausleihbar Am Standort |
| Exemplar 2 | Ausleihbar Am Standort |
| Exemplar 3 | Ausleihbar Ausgeliehen – Rückgabe bis: 02.04.2025 |
| Exemplar 4 | Ausleihbar Ausgeliehen – Rückgabe bis: 27.03.2025 |
| Exemplar 5 | Ausleihbar Am Standort |
| Exemplar 6 | Ausleihbar Am Standort |
| Exemplar 7 | Ausleihbar Am Standort |
| Exemplar 8 | Ausleihbar Am Standort |
| Exemplar 9 | Ausleihbar Am Standort |
| Exemplar 10 | Ausleihbar Am Standort |
| Exemplar 11 | Ausleihbar Am Standort |
| Exemplar 12 | Ausleihbar Am Standort |
| Exemplar 13 | Ausleihbar Am Standort |
| Exemplar 14 | Ausleihbar Am Standort |
| Exemplar 15 | Ausleihbar Am Standort |
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| Exemplar 17 | Ausleihbar Am Standort |
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| Exemplar 20 | Ausleihbar Am Standort |
| Exemplar 21 | Ausleihbar Am Standort |
| Exemplar 22 | Ausleihbar Am Standort |