Digitaltechnik: Lehr- und Übungsbuch für Elektrotechniker und Informatiker ; mit ... 108 Tabellen
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| Format: | Buch |
| Sprache: | Deutsch |
| Veröffentlicht: |
Wiesbaden
Springer Vieweg
2014
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| Ausgabe: | 7., korr. und aktualisierte Aufl. |
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| Umfang: | XII, 318 S. Ill., graph. Darst. 240 mm x 168 mm |
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| adam_text | VII
INHALTSVERZEICHNIS
1 EINLEITUNG 1
2 CODIERUNG UND ZAHLENSYSTEME 3
2.1 CODES 3
2.2 DUALCODE 4
2.3 FESTKOMMA-ARITHMETIK IM DUALSYSTEM 5
2.3.1 GANZZAHLIGE ADDITION IM DUALSYSTEM 5
2.3.2 ADDITION VON FESTKOMMAZAHLEN 6
2.3.3 EINERKOMPLEMENTDARSTELLUNG 6
2.3.4 ZWEIERKOMPLEMENTDARSTELLUNG 7
2.3.5 SUBTRAKTION IN ZWEIERKOMPLEMENTDARSTELLUNG 8
2.3.6 BEREICHSUBERSCHREITUNG 8
2.3.7 MULTIPLIKATION 9
2.3.8 DIVISION 10
2.4 HEXADEZIMALCODE 10
2.5 OKTALCODE 11
2.6 GRAYCODE 11
2.7 BCD-CODE 12
2.8 ALPHANUMERISCHE CODES 13
2.9 UEBUNGEN 13
3 SCHALTALGEBRA 15
3.1 SCHALTVARIABLE UND SCHALTFUNKTION 15
3.2 ZWEISTELLIGE SCHALTFUNKTIONEN 16
3.3 RECHENREGELN 20
3.4 VEREINFACHTE SCHREIBWEISE 21
3.5 KANONISCHE DISJUNKTIVE NORMALFORM (KDNF) 21
3.6 KANONISCHE KONJUNKTIVE NORMALFORM (KKNF) 22
3.7 DARSTELLUNG VON FUNKTIONEN MIT DER KKNF UND KDNF 23
3.8 MINIMIEREN MIT HILFE DER SCHALTALGEBRA 25
3.9 SCHALTSYMBOLE 26
3.9.1 GRUNDSAETZLICHER AUFBAU DER SYMBOLE 26
3.9.2 DIE ABHAENGIGKEITSNOTATION 27
3.9.3 DIE UND-ABHAENGIGKEIT (G) 27
3.9.4 DIE ODER-ABHAENGIGKEIT (V) 28
3.9.5 DIE EXOR-ABHAENGIGKEIT (N) 29
3.9.6 DIE VERBINDUNGS-ABHAENGIGKEIT (Z) 29
3.9.7 DIE UEBERTRAGUNGS-ABHAENGIGKEIT (X) 29
3.10 UEBUNGEN 30
4 VERHALTEN LOGISCHER GATTER 31
4.1 POSITIVE UND NEGATIVE LOGIK 32
4.2 DEFINITION DER SCHALTZEITEN 33
4.3 UEBERTRAGUNGSKENNLINIE, STOERABSTAND 34
HTTP://D-NB.INFO/1044784156
VIII INHALTSVERZEICHNIS
4.4 AUSGAENGE 35
4.4.1 OFFENER KOLLEKTOR (OPEN COLLECTOR) 36
4.4.2 TRI-STATE-AUSGANG 37
4.5 UEBUNGEN 38
5 SCHALTUNGSTECHNIK 39
5.1 CMOS 39
5.1.1 FAN-OUT 41
5.1.2 GRUNDSCHALTUNGEN NAND UND NOR 41
5.1.3 TRANSMISSION-GATE 43
5.1.4 TRI-STATE-AUSGANG 44
5.1.5 CMOS-EIGENSCHAFTEN 45
5.2 TTL 45
5.2.1 BELASTUNG DER AUSGAENGE 47
5.3 EMITTER-COUPLED LOGIC (ECL) 48
5.4 INTEGRIERTE INJEKTIONS-LOGIK (I
2
L) 48
5.5 VERLUSTLEISTUNG UND SCHALTVERHALTEN VON TRANSISTORSCHALTERN 50
5.6 UEBUNGEN 51
6 SCHALTNETZE 53
6.1 MINIMIERUNG MIT KARNAUGH-VEITCH-DIAGRAMMEN 53
6.1.1 MINIMIERUNG DER K.DNF 53
6.1.2 MINIMIERUNG DER KKNF 56
6.1.3 KARNAUGH-VEITCH-DIAGRAMME FTLR 2 BIS 6 EINGANGSVARIABLEN 57
6.1.4 UNVOLLSTAENDIG SPEZIFIZIERTE FUNKTIONEN 59
6.2 DAS QUINE-MCCLUSKEY-VERFAHREN 60
6.3 ANDERE OPTIMIERUNGSZIELE 63
6.3.1 UMWANDLUNG UND/ODER-SCHALTNETZ IN N AND-SCHALTNETZ 64
6.3.2 UMWANDLUNG ODER/UND-SCHALTNETZ IN NOR-SCHALTNETZ 65
6.4 LAUFZEITEFFEKTE IN SCHALTNETZEN 66
6.4.1 STRUKTURHAZARDS 66
6.4.2 FUNKTIONSHAZARDS 67
6.4.3 KLASSIFIZIERUNG VON HAZARDS 68
6.5 UEBUNGEN 69
7 ASYNCHRONE SCHALTWERKE 71
7.1 PRINZIPIELLER AUFBAU VON SCHALTWERKEN 71
7.2 ANALYSE ASYNCHRONER SCHALTWERKE 72
7.3 SYSTEMATISCHE ANALYSE 73
7.4 ANALYSE UNTER BERUECKSICHTIGUNG DER GATTERLAUFZEIT 75
7.5 SPEICHERGLIEDER 78
7.5.1 RS-FLIPFLOP 78
7.5.2 RS-FLIPFLOP MIT TAKTEINGANG 79
7.5.3 TAKTPEGELGESTEUERTES D-FLIPFLOP 80
7.5.4 FLANKENGESTEUERTES D-FLIPFLOP 83
7.5.5 ZWEIFLANKENSTEUERUNG 85
7.5.6 JK-FLIPFLOP 86
7.5.7 T-FLIPFLOP 88
7.5.8 BEISPIEL 88
INHALTSVERZEICHNIS IX
7.5.9 ZUSAMMENFASSUNG FLIPFLOPS 88
7.6 UEBUNGEN 90
8 SYNCHRONE SCHALTWERKE 93
8.1 BEISPIEL 1: SCHALTWERK *BINAERZAEHLER 94
8.2 MOORE-SCHALTWERK 95
8.3 MEALY-SCHALTWERK 97
8.3.1 BEISPIEL 2: MEALY-SCHALTWERK *MASCHINENSTEUERUNG 97
8.3.2 REALISIERUNG DER MASCHINENSTEUERUNG ALS MOORE-SCHALTWERK 100
8.4 ZUSTANDSKODIERUNG 100
8.4.1 BINAERE KODIERUNG 101
8.4.2 KODIERUNG NACH DEM GRAY-KODE 101
8.4.3 AUSGANGSORIENTIERTE KODIERUNG 101
8.4.4 *ONE-HOT -KODIERUNG 104
8.5 WAHL DER FLIPFLOPS 106
8.6 ZEITVERHALTEN VON SCHALTWERKEN 107
8.7 UEBUNGEN 109
9 MULTIPLEXER UND CODE-UMSETZER 111
9.1 MULTIPLEXER 111
9.1.1 MULTIPLEXER-REALISIERUNG VON FUNKTIONEN 112
9.2 CODE-UMSETZER 114
9.2.1 DER BCD/DEZIMAL-CODE-UMSETZER 7442 115
9.2.2 DEMULTIPLEXER 116
9.2.3 ERZEUGUNG VON FUNKTIONSBUENDELN 117
9.3 ANALOGE MULTIPLEXER UND DEMULTIPLEXER 119
9.4 UEBUNGEN 119
10 DIGITALE ZAEHLER 121
10.1 ASYNCHRONE ZAEHLER 121
10.1.1 MOD-8-BINAERZAEHLER 121
10.1.2 MOD-6-ZAEHLER 122
10.1.3 ASYNCHRONE RUECKWAERTSZAEHLER 123
10.1.4 ZEITVERHALTEN ASYNCHRONER ZAEHLER 124
10.2 SYNCHRONE ZAEHLER 124
10.2.1 4-BIT-DUALZAEHLER 125
10.2.2 MOD-6-ZAEHLER IM GRAY-CODE 127
10.2.3 DER SYNCHRONE 4-BIT AUFWAERTS/ABWAERTS-BINAERZAEHLER 74191 129
10.3 UEBUNGEN 130
11 SCHIEBEREGISTER ... ........ 131
11.1 ZEITVERHALTEN VON SCHIEBEREGISTERN 132
11.1.1 SCHIEBEREGISTER 74194 133
11.2 RUECKGEKOPPELTE SCHIEBEREGISTER 135
11.2.1 MOEBIUS-ZAEHLER, JOHNSON-ZAEHLER 136
11.2.2 PSEUDO-ZUFALLSFOLGEN 138
11.3 UEBUNGEN 140
X INHALTSVERZEICHNIS
12 ARITHMETISCHE BAUSTEINE 141
12.1 VOLLADDIERER 141
12.2 SERIENADDIERER 141
12.3 RIPPLE-CARRY-ADDIERER 142
12.4 CARRY-LOOK-AHEAD ADDIERER 143
12.4.1 KASKADIERUNG VON CARRY-LOOK-AHEAD-ADDIERERN 145
12.4.2 VERGLEICH DER ADDIERER 149
12.5 ARITHMETISCH-LOGISCHE-RECHENEINHEITEN (ALU) 149
12.5.1 BEISPIELE FUER OPERATIONEN 152
12.6 KOMPARATOREN 155
12.6.1 2-BIT-KOMPARATOR 155
12.6.2 KASKADIERBARE KOMPARATOREN 157
12.7 UEBUNGEN 158
13 DIGITALE SPEICHER 159
13.1 PRINZIPIELLER AUFBAU VON SPEICHERBAUSTEINEN 160
13.2 ROM 160
13.3 PROM 163
13.4 EPROM 164
13.5 EEPROM 165
13.6 EAROM 165
13.7 NOVRAM 165
13.8 STATISCHES RAM (SRAM) 166
13.8.1 AUFBAU EINES SRAM 166
13.8.2 BEISPIEL SRAM 167
13.9 DYNAMISCHES RAM (DRAM) 171
13.9.1 AUFBAU EINES DRAM 171
13.9.2 BEISPIEL DRAM 171
13.10 SDRAM (SYNCHRONES DRAM) 176
13.11 DDR-RAM (DOUBLE DATA RATE DRAM) 176
13.12 EIMERKETTENSPEICHER 176
13.12.1 BEISPIEL EINES FIFOS 177
13.13 KASKADIERUNG VON SPEICHERN 179
13.14 ERWEITERUNG DER WORTLAENGE 179
13.15 ERWEITERUNG DER SPEICHERKAPAZITAET 180
13.15.1 VOLLDEKODIERUNG 181
13.15.2 TEILDEKODIERUNG .^. 183
13.15.3 LINEARE DEKODIERUNG 185
13.16 UEBUNGEN 187
14 PROGRAMMIERBARE LOGIKBAUSTEINE 189
14.1 ASIC-FAMILIEN 189
14.2 PROGRAMMIERBARE LOGIK-IC (PLD) 192
14.2.1 PLD-TYPEN 192
14.3 ROM, EPROM, EEPROM 193
14.4 PLA 194
14.5 PAL 199
14.6 GAL 201
INHALTSVERZEICHNIS XI
14.7 PROGRAMMIERUNG VON PLD-BAUSTEINEN 204
14.7.1 TEST 204
14.8 FIELD PROGRAMMABLE GATE ARRAYS (FPGA) 205
14.8.1 AUFBAU EINES FPGA 205
14.8.2 KONFIGURIERBARE LOGIK-BLOECKE (CLB) 207
14.8.3 10-BLOCK 208
14.8.4 VERBINDUNGSLEITUNGEN 209
14.8.5 PROGRAMMIERUNG EINES FPGA 210
14.9 CPLD 210
14.9.1 AUFBAU EINER CPLD 210
14.9.2 LOGIK-ARRAY BLOECKE (LAB) 211
14.9.3 IO-STEUERUNG 213
14.9.4 GROESSE DER CPLD 213
14.10 GATE-ARRAYS 214
14.10.1 AUFBAU VON CHANNELLED GATE-ARRAYS 214
14.11 STANDARDZELLEN-ASIC 217
14.12 VOLLKUNDENDESIGN-ASICS 217
14.13 UEBUNGEN 218
15 VHDL 219
15.1 ENTWURFSVERFAHREN FUER DIGITALE SCHALTUNGEN 219
15.2 DIE STRUKTUR VON VHDL 220
15.3 TYPEN 220
15.4 OPERATOREN 222
15.5 ENTITY 223
15.6 ARCHITECTURE 224
15.7 PROZESSE 225
15.8 STRUKTURELLER ENTWURF 229
15.9 BUSSE 230
15.10 UEBUNGEN 232
16 MIKROPROZESSOREN 233
16.1 PRINZIP KOOPERIERENDER SCHALTWERKE 233
16.2 DER VON-NEUMANN-RECHNER 233
16.2.1 OPERATIONSWERK 235
16.2.2 LEITWERK 235
16.2.3 SPEICHER 236
16.2.4 EIN- UND AUSGABE 236
16.2.5 BETRIEB 237
16.3 ARCHITEKTUR DES 68HC11 237
16.3.1 ANSCHLUESSE DES 68HC11 239
16.3.2 FUNKTIONSABLAEUFE BEI DER BEFEHLSAUSFUEHRUNG 240
16.3.3 CPU-REGISTER 243
16.3.4 SPEICHER 244
16.4 ASSEMBLER-PROGRAMMIERUNG 246
16.5 ADRESSIERUNGSARTEN 246
16.6 BEFEHLSSATZ 248
16.6.1 KONVENTIONEN 248
16.6.2 TRANSFER-BEFEHLE 249
XII INHALTSVERZEICHNIS
16.6.3 SPEICHER-BEFEHLE 250
16.6.4 LADE-BEFEHLE 252
16.6.5 ARITHMETISCHE BEFEHLE: NEGATION 252
16.6.6 ARITHMETISCHE BEFEHLE: ADDITION 253
16.6.7 ARITHMETISCHE BEFEHLE: SUBTRAKTION 255
16.6.8 ARITHMETISCHE BEFEHLE: INKREMENT UND DEKREMENT 256
16.6.9 ARITHMETISCHE BEFEHLE: VERGLEICH 257
16.6.10 LOGISCHE OPERATIONEN 258
16.6.11 SCHIEBE- UND ROTATIONS-BEFEHLE 258
16.6.12 BITMANIPULATIONS-BEFEHLE 259
16.6.13 ABSOLUT ADRESSIERTER SPRUNG 259
16.6.14 RELATIV ADRESSIERTER SPRUNG 260
16.6.15 BEDINGTE SPRUENGE 261
16.6.16 BEFEHLE FUER UNTERPROGRAMME 263
16.7 ASSEMBLERANWEISUNGEN 266
16.8 INTERRUPT-BEARBEITUNG 268
16.9 UEBUNGEN 270
A ANHANG 271
A.L DIE ABHAENGIGKEITSNOTATION 271
A.2 BEFEHLSSATZ DES 68HC11 275
A.3 LOESUNGEN DER AUFGABEN 283
A.4 LITERATUR 309
A.5 SACHWORTREGISTER 313
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